Testing v2

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    29-Jan-2016

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testing on DIgital systems

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<ul><li><p>TESTING </p><p>INSTITUTO TECNOLOGICO DE CHIHUAHUA DR. JAVIER VEGA PINEDA </p><p>1 </p><p>TESTING (PRUEBA) La prueba de un sistema es un experimento en el cual el sistema es ejercitado y la respuesta se analiza para concluir si el sistema se est o no comportando correctamente. Si se detect un comportamiento incorrecto, una segunda meta del experimento de prueba puede ser diagnosticar, o localizar, la causa del comportamiento incorrecto. El diagnstico asume el conocimiento de la estructura interna del sistema bajo prueba. NIVELES DE ABSTRACCIN La complejidad de un circuito digital est relacionada al nivel de abstraccin requerido para describir su operacin en una forma entendible. El nivel de abstraccin puede definirse por el tipo de informacin procesado por el circuito. </p><p>CONTROL DATOS NIVEL DE ABSTRACCIN </p><p>Valores lgicos (o secuencias de valores lgicos) </p><p>Nivel lgico </p><p>Valores lgicos Palabras (Words) o vector Nivel registro </p><p>Instrucciones Palabras o vector Nivel conjunto de instruccin </p><p>Programas Estructuras de datos Nivel procesador </p><p>Mensajes Nivel sistema </p><p> El nivel lgico usa la representacin de valores lgicos binarios (0 y 1). Existen modelos ms completos que usan ms de dos valores lgicos. En este nivel podemos hacer la distincin entre circuitos combinacionales y secuenciales. Cuando vemos un sistema consistente de una parte de datos interactuando con una parte de control y los datos estn almacenados en registros, estaremos en el nivel registro. En el nivel conjunto de instruccin, la informacin de control est organizada en palabras llamadas instrucciones. En el nivel procesador esperamos un sistema digital procesando secuencias de instrucciones o programas, que operan sobre bloques de datos llamados estructuras de datos. Una vista diferente (no necesariamente de mayor nivel de abstraccin) de un sistema es considerarlo como un conjunto de subsistemas independientes, o unidades, los cuales se comunican va bloques de palabras llamados mensajes: es el nivel sistema. ERRORES Y FALLAS (ERRORS AND FAULTS) Un caso de operacin incorrecta del sistema bajo prueba (SBP, Unit Under Test = UUT), es llamado un ERROR (OBSERVADO). Las causas de los errores observados pueden ser ERRORES DE DISEO, ERRORES DE FABRICACIN, DEFECTOS DE FABRICACIN Y FALLAS FSICAS. Errores de diseo: </p><p> especificaciones incompletas o inconsistentes </p><p> mapeo incorrecto entre diferentes niveles de diseo </p><p> violaciones de reglas de diseo Errores de fabricacin: </p><p> componentes equivocadas </p><p> alambrado incorrecto </p><p> cortos causados por soldado inapropiado Errores de fabricacin (procesos de manufactura imperfectos): </p></li><li><p>TESTING </p><p>INSTITUTO TECNOLOGICO DE CHIHUAHUA DR. JAVIER VEGA PINEDA </p><p>2 </p><p> circuitos en corto y circuitos abiertos son defectos comunes en la fabricacin de circuitos LSI MOS </p><p> perfiles de dopado impropios </p><p> errores de alineacin de las mascarillas </p><p> encapsulacin pobre Fallas fsicas: Ocurren durante la vida de un sistema debido principalmente a factores ambientales: </p><p> temperatura, humedad, y vibraciones, aceleran el envejecimiento de las componentes </p><p> radiacin csmica y partculas alfa pueden inducir fallas en chips con RAM de alta densidad </p><p> Los errores de fabricacin, defectos de fabricacin y fallas fsicas en conjunto se conocen como FALLAS FISICAS (PHYSICAL FAULTS). De acuerdo a su estabilidad en el tiempo, las fallas fsicas pueden clasificarse como: </p><p> PERMANENTES, siempre presente despus de que ocurri, </p><p> INTERMITENTES, existe solo durante intervalos, </p><p> TRANSITORIAS, una ocurrencia de una vez causada por un cambio temporal en algn factor medioambiental. </p><p> En general, las fallas fsicas no permiten un tratamiento matemtico directo de prueba y diagnstico. La solucin es tratar con FALLAS LGICAS, que son una representacin del efecto de las fallas fsicas sobre la operacin del sistema. Una falla es DETECTADA observando un error causado por ella. Las ideas bsicas asumidas respecto de la naturaleza de las fallas lgicas se conocen como un MODELO DE FALLA (FAULT MODEL). El modelo de falla ms usado es el de una lnea que est sostenida en (enclavada en, "stuck") un valor lgico. TIPOS DE PRUEBA Los mtodos de prueba pueden clasificarse de acuerdo a muchos criterios. En la Tabla 1, se muestran los criterios y atributos ms importantes de los mtodos de prueba y la terminologa asociada. OTRAS DEFINICIONES BSICAS EN TECNOLOGA DE PRUEBA FALLA (FAULT). Cualquier cambio en un sistema el cual causa que se comporte en forma diferente del sistema original. PRUEBA DE UN CIRCUITO. En el sentido ms amplio, es aplicar una secuencia de entrada a un circuito, observar la secuencia de salida y compararla con una secuencia precomputada de salida "esperada". Cualquier discrepancia constituye un ERROR, la causa de la cual se dice es una FALLA FSICA. Una clasificacin general de fallas puede ser de FALLAS LGICAS y PARAMTRICAS. Una FALLA LGICA es aquella que causa que la funcin lgica de un elemento (o elementos) del circuito o una seal de entrada sea modificada a alguna otra funcin. MODELO DE FALLAS LGICAS </p><p>Un modelo para fallas lgicas es el llamado "stuck" (stuck-at-X): s-a-0 : sostenida-a-0 (tierra) s-a-1 : sostenida-a-1 </p><p>a c b </p><p>s-a-0 </p></li><li><p>TESTING </p><p>INSTITUTO TECNOLOGICO DE CHIHUAHUA DR. JAVIER VEGA PINEDA </p><p>3 </p><p> La lnea de la entrada b, sostiene el valor lgico 0 independientemente del valor lgico b. La salida de la compuerta ya no se comporta como la compuerta original. En general, los modelos de fallas estructurales asumen que las componentes estn libres de falla y solo sus interconexiones estn afectadas. Las fallas tpicas que afectan las interconexiones son cortos y abiertos. Un CORTO se forma conectando puntos que no tienen que estar conectados, mientras que un ABIERTO resulta del rompimiento de una conexin. DETECCIN DE FALLAS EN CIRCUITOS COMBINACIONALES </p><p> Sea Z(x) la funcin lgica de un circuito combinacional C, donde x representa un vector de entrada arbitrario y Z(x) denota el mapeo realizado por C. </p><p> Denotaremos por t un vector de entrada especfico, y por Z(t) la respuesta de C a t. </p><p> La presencia de una falla f transforma a C en un nuevo circuito Cf. </p><p> Asumimos que Cf es un circuito combinacional con funcin Cf(x). </p><p> El circuito es probado aplicando una secuencia T de vectores de prueba t1, t2,..., tm, y por comparacin de la respuesta de salida obtenida con la respuesta de salida (esperada) de C, Z(t1), Z(t2),...,Z(tm). </p><p> DEFINICIN 1: Una prueba (vector) t detecta una falla f s y solo si () (). </p><p>Ejemplo. En el circuito, cual </p><p>entrada (1, 2, 3, 4) detecta la falla en x1, s-a-0? </p></li><li><p>TESTING </p><p>INSTITUTO TECNOLOGICO DE CHIHUAHUA DR. JAVIER VEGA PINEDA </p><p>4 </p><p>Tabla 1. Criterios, atributos y terminologa utilizada en testing.</p></li><li><p>TESTING </p><p>INSTITUTO TECNOLOGICO DE CHIHUAHUA DR. JAVIER VEGA PINEDA </p><p>5 </p><p> Ejemplo: Para el circuito y la falla = A, s-a-1, encuentre el conjunto de pruebas que detectarn esta falla. </p><p> El conjunto de pruebas las cuales detectarn esta falla estn definidas por la ecuacin derivada de , </p><p> = (+) = , </p><p>La combinacin de entrada (0, 1, 0) que hace = 1 es la nica prueba para esta falla. En el siguiente circuito mostramos las seales para el circuito normal y la entrada dada. Los valores con asterisco tendrn el opuesto con la falla presente </p><p> Note que los asteriscos constituyen una trayectoria del lugar de la falla a la salida. La prueba se dice que SENSIBILIZA esta trayectoria. Y adems detecta la falla A s-a-1, todas las fallas a lo largo de esta trayectoria sensibilizada las cuales estn sostenidas en el valor opuesto al normal, son detectadas por esta prueba. Las fallas de la trayectoria son D s-a-1 y F s-a-1, otras fallas fuera de la trayectoria tambin pueden ser detectadas por esta prueba (como C s-a-1). </p></li><li><p>TESTING </p><p>INSTITUTO TECNOLOGICO DE CHIHUAHUA DR. JAVIER VEGA PINEDA </p><p>6 </p></li><li><p>TESTING </p><p>INSTITUTO TECNOLOGICO DE CHIHUAHUA DR. JAVIER VEGA PINEDA </p><p>7 </p></li><li><p>TESTING </p><p>INSTITUTO TECNOLOGICO DE CHIHUAHUA DR. JAVIER VEGA PINEDA </p><p>8 </p></li></ul>