Proyecto Avance Final Digital

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    30-Sep-2015

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un proyecto de sistemas digitales donde usamos lgica combinacional para implementar el proyecto de bombas alternantes

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<p>AVANCE 1 PROYECTO FINAL DE ELECTRONICA DIGITAL:CONTROL BOMBAS ALTERNATIVASANDRS HOYOS ANDRADE - 2090461CARLOS MARIO LEAL ACOSTA - 2076201 </p> <p>INTRODUCCIONEn el siguiente trabajo se aplicaran los conocimiento adquiridos en la asignatura de electrnica digital, para llevar a cabo el proyecto final que consistir en el control de bombas alternativas donde se diseara un circuito secuencial sncrono que nos permita controlar el funcionamiento alternativo de 2 bombas que garanticen el nivel adecuado de agua en un tanque superior de un edificio alimentado desde un tanque inferior por medio de sensores.</p> <p>MARCO TERICOFLIP FLOPFLIP-FLOPS RS SINCRONOEl flip-flop RS es un dispositivo asncrono. No opera en conjuncin con un reloj o dispositivo de temporizacin. El flip-flop RS sncrono opera en conjuncin con un reloj, en otras palabras opera sincronizadamente. Su smbolo lgico se muestra a continuacin. Es igual a un flip-flop RS aadindole una entrada de reloj.</p> <p>Figura 1: Smbolo de un flip-flop SR sncrono</p> <p>El flip-flop RS sncrono puede implementarse con puertas NAND. En las siguientes ilustraciones vemos primero como se aaden dos puertas NAND al flip-flop RS para construir un flip-flop RS sncrono. Las puertas NAND 3 y 4 aaden la caracterstica de sincronismo al cerrojo RS. La tabla de la verdad nos muestra la operacin del flip-flop RS sncrono.El modo de mantenimiento se describe en la primera lnea de la tabla de la verdad. Cuando un pulso de reloj llega a la entrada CLK (con 0 en las entradas R y S), las salidas no cambian, permanecen igual que antes de la llegada del pulso de reloj. Este modo tambin puede llamarse de "inhabilitacin" del FF. La lnea 2 es el modo de reset.La salida normal Q se borrar cuando un nivel ALTO active la entrada R y un pulso de reloj active la entrada de reloj CLK. Si R=1 y S=0, el FF no se pone a 0 inmediatamente, esperar hasta que el pulso del reloj pase del nivel BAJO al ALTO, y entonces se pone a 0. La lnea 3 de la tabla describe el modo set del flip-flop. </p> <p>Un nivel ALTO activa la entrada S (con R=0 y un pulso de reloj en el nivel ALTO), poniendo la salida Q a 1.La lnea 4 de la tabla de verdad es una combinacin "prohibida" todas las entradas estn en 1, no se utiliza porque activa ambas salidas en el nivel ALTO.</p> <p>Figura 3: Circuito elctrico equivalente de un flip-flop SR sncrono</p> <p>Modo de operacinENTRADASSALIDAS</p> <p>CLKSRQQ</p> <p>Mantenimiento00No cambia</p> <p>Reset0111</p> <p>Set1010</p> <p>Prohibido1111</p> <p>Tabla 1: Tabla de verdad de un flip-flop SR sncrono</p> <p>Flip Flop JK: es el ms verstil de la base de los flip flop. Se tiene la entrada siguiente carcter de la velocidad del reloj flip flop D, pero tiene dos entrada, tradicionalmente etiquetados J y K. si J y K son diferentes a continuacin, la salida Q toma el valor de J en el borde de reloj siguiente </p> <p>Si J y K son bajos entonces se produce ningn cambio. Si J y K son a la vez de alta en el borde de reloj entonces la salida ser alterna de un estado a otro. Se pueden realizar las funciones del sistema / restablecer flip flop y tiene la ventaja de que no hay estados ambiguos. Tambin puede actuar como un flip flop T para llevar a cabo alternado la accin si J y J estn unidas entre s.</p> <p>Estructura del Flip Flop JKUna versin simplificada teniendo en cuenta que las salidas se alimentan de nuevo a la habilitacin NAND. Esto es lo que da la accin de alternar cuando J=K=1. Flip Flop Tipo DEste sigue a la entrada, haciendo transiciones que coinciden con las entradas. El trmino D, significa dato, este Flip Flop almacena el valor que est en la lnea de datos. Se puede considerar como una celda bsica de memoria. Un Flip Flop D, se pude hacer un Flip Flop set/ reset, uniendo la salida set(estado alto) con la salida reste (estado bajo), a travs de un inversor. El resultado se puede sincronizar </p> <p>Teora de Mquinas de Estado (FSM)La teora de mquinas de estado es el nombre con el que se conocen los mtodos de Anlisis y Diseo de Circuitos Secuenciales Sincrnicos. Esta leccin constituye una introduccin al tema del captulo, donde se definir lo que son las mquinas de estado y los conceptos bsicos para entender la metodologa de Anlisis y Diseo de Circuitos Secuenciales.Las mquinas de estado son circuitos secuenciales que se encuentran constituidos por una etapa combinacional y una etapa de memoria, relacionadas de tal forma que conforman un sistema secuencial para algn propsito especial. Los registros y contadores con entradas asincrnicas son ejemplos de este tipo de sistemas secuenciales.Mquinas de Estado de Mealy y MooreLos circuitos secuenciales se clasifican dentro de una categora conocida como mquinas de estado, de la cual se distinguen comnmente dos tipos: Mquina de Mealy: En esta mquina de estados las salidas se encuentran determinadas por el estado interno del sistema y por las entradas no sincronizadas con el circuito. El diagrama de bloques representativo de esta mquina se muestra en la figura 1. donde se observa que las salidas del sistema son tanto sincrnicas como asincrnicas.</p> <p>Figura 1. Mquina de estados de Mealy Mquina de Moore: Las salidas solo dependen del estado interno y de cualquier entrada sincronizada con el circuito, como se observa en la figura 2. donde las salidas del sistema son nicamente sincrnicas. Un ejemplo de este tipo de mquinas de estado son los contadores (ver captulo 6).</p> <p>Figura 2. Mquina de estados de MooreLos circuitos secuenciales se caracterizan por tener una etapa combinacional y otra de memoria conformada por flip-flops. En la figura 3 se puede observar un ejemplo particular de este tipo de circuitos, el cual corresponde a una Maquina de estado de Mealy. Observe que hay salidas que dependen de la etapa de memoria y hay una salida que depende directamente de la etapa combinatoria.</p> <p>Figura 3. Circuito Secuencial de ejemplo.Con base en el circuito de la figura 3 se dar una descripcin de las herramientas bsicas que son empleadas para el Anlisis y Diseo de Circuitos Secuenciales. Entre estas herramientas se encuentran las ecuaciones lgicas, las los diagramas de estado, las tablas de estado, las tablas de transicin y los mapas de Karnaugh.</p> <p>Ecuaciones LgicasLas ecuaciones lgicas son funciones que definen la relacin existente entre los estados de entrada y los estados de salida del sistema. Para determinar las ecuaciones lgicas de la mquina de estados de la figura 3 inicialmente se deben identificar los estados siguientes. Estos estados corresponden a aquellos que ocurren despus de una transicin en la seal de reloj de los flip-flops. Recuerde que para los flip-flops tipo D el estado siguiente (Qi+1) es igual al estado de la entrada D. Teniendo en cuenta lo anterior las ecuaciones lgicas para los flip-flops A y B del circuito de la figura 3 seran las siguientes:A = DA = AX + BXB = DB= AXLa salida Y est dada por:Y = (A + B)XObservando esta ltima ecuacin se concluye que la salida (Y) es funcin del estado presente del sistema (A y B) y de la entrada asincrnica (X).Las ecuaciones lgicas en los circuitos secuenciales tienen una estructura formada por dos clases de estados: Los estados siguientes, los cuales se agrupan al lado izquierdo de la expresin y representan las variables dependientes del sistema. El estado de estas variables cambia en el momento que ocurra una transicin en la seal de reloj. Los estados actuales y entradas del sistema. Agrupados al lado derecho de la expresin, constituyen las variables independientes, las cuales pueden o no cambiar en sincrona con el sistema.Cuando las ecuaciones de estado contienen varios trminos, se pueden simplificar empleando metodologas de reduccin de trminos como Algebra de Boole, Mapas de Karnaugh, o mediante el Algoritmo de Quine-McCluskey.Tablas de EstadoUna tabla de estado es un listado que contiene la secuencia de los estados de entradas, estados internos y salidas del sistema, considerando todas las posibles combinaciones de estados actuales y entradas. Las tablas de estado por lo general se divididen en tres partes: estados actuales, estados siguientes y salidas, tal como se muestra en la tabla 1.</p> <p>Tabla 1. Tabla de estado (circuito Figura 3)La tabla de estado para un circuito secuencial con m flip-flops y n entradas tiene 2m+n filas. El estado siguiente tiene m columnas, y el nmero de columnas depende del nmero de salidas.Existe una forma ms conveniente de organizar la informacin en la tabla de estado, la cual se muestra en la Tabla 2, donde los estados se agrupan de tal modo que la tabla se puede traducir a un diagrama de estados. Al igual que la tabla anterior esta tiene tres secciones: estados actuales, estados siguientes y salidas, sin embargo los estados se agrupan dependiendo del valor de las entradas. La seccin de estados actuales agrupa los estados que ocurren antes de una transicin en la seal de reloj, la seccin de estados siguientes lista aquellos que ocurren despus de la transicin del reloj y la seccin de salidas rene los estados que se dan en el mismo instante de los estados actuales.</p> <p>Tabla 2. Tabla de estado (forma simplificada)Haciendo un anlisis de la operacin del circuito de la figura 3 se puede observar lo siguiente: Cuando la variable X=0 los estados actuales A y B cambian a 0 despus de la transicin de reloj , y cuando X=1, los estados de las salidas se comportan tal como se resume en la tabla 7.1.2. Se plantea como ejercicio verificar la informacin de la tabla.Diagramas de EstadoUn diagrama de estados es una representacin grfica que indica la secuencia de los estados que se presentan en un circuito secuencial, teniendo en cuenta las entradas y salidas. El diagrama se forma con crculos y lneas. Los circulos representan los estados del circuito secuencial y cada uno de ellos contiene un nmero que identifica su estado. Las lneas indican las transiciones entre estados y se marcan con dos nmeros separados por un (/), estos dos nmeros corresponden a la entrada y salida presentes antes de la transicin. A manera de ejemplo observe la lnea que une los estados 00 y 01 en el diagrama de estado de la figura 7.1.4. Esta lnea marcada como 1/0 indica que el circuito secuencial se encuentra en el estado 00 mientras la entrada X=0 y la salida Y=0, y que despus de que ocurra una transicin en la seal de reloj el estado cambia a 01.</p> <p>Figura 4. Diagrama de estados correspondiente a la Tabla 2.Las lneas que salen y regresan al mismo crculo indican que no hay cambio en el estado, cuando se presentan la entrada y salida indicadas.Tablas de Transicin de flip-flopsLas tablas de transicin se usan en conjunto con las de estado y representan la tabla de verdad de los flip-flops con los cuales se desea implementar el circuito secuencial. La tabla contiene los estados actuales y siguientes segn el estado de las entradas de los flip-flops. La tabla 7.1.3 corresponde a la tabla de transicin del flip-flop JK.</p> <p>Tabla 3. Tabla de transicin del flip-flop JKEn la tabla, Qi corresponde al estado actual y Qi+1 al estado siguiente, J y K son las entradas de los flip-flops. La informacin sombreada en la tabla se interpreta de la siguiente forma: cuando el estado presente de la salida Q=0 y las entradas J=1 y K=X (X indica una condicin de no importa, 1 o 0), despus de un pulso de reloj en el flip-flop la salida cambia al estado siguiente Q=1.Mapas de KarnaughGeneralmente la tablas de estado y de transicin de los flip-flops se fusionan en una sola para agrupar la informacin de tal forma que permitan construir los Mapas de Karnaugh para simplificar las funciones lgicas. La tabla 7.1.4 corresponde a una tabla de estado de un contador de tres bits con flip-flops JK. Observe que esta tabla incluye las entradas J y K para cada una de la transiciones (estado actual a estado siguiente). Las regiones sombreadas en la tabla indican que el estado Qi cambia estando presentes las entradas Ji y Ki correspondientes despus de una transicin del reloj.</p> <p>Tabla 4. Tabla de estado y transicin de un contador de 3 bitsLos Mapas de Karnaugh se emplean para definir la lgica de las entradas de los flip-flops y se debe hacer uno para cada una de las entradas. La figura 5 corresponde al Mapa de karnaugh de la entrada J1. de la tabla de estado 4.</p> <p>Figura 5. Mapa de Karnaugh para el estado J1Observe que cada celda en el mapa representa uno de los estados actuales de la secuencia en la tabla de estado. Una vez asignados todos los estados posibles a cada celda en el Mapa de Karnaugh se procede a simplicar y deducir las exprexiones lgicas. En la figura 7.1.5 se observa que la expresin correspondiente a la entrada J1 es:J1 = Q0Esta expresin indica que en el circuito lgico la salida Q0 debe ir conectada a la entrada J1. En la siguiente leccin se explicara de una forma detallada el procedimiento para el Diseo de Circuitos Secuenciales.ANLISIS Y DISEO DE CIRCUITOS SECUENCIALES SINCRNICOSLa gran mayora de los circuitos digitales contienen flip-flops y compuertas para realizar funciones especficas. El diseo de estos circuitos inicia a partir de las especificaciones y finaliza con las funciones lgicas, de las cuales se obtiene el circuito lgico.Inicialmente se debe crear una tabla de estado o representacin equivalente, para identificar la secuencia de estados que deseada. Luego de seleccionar el nmero y tipo de flip-flops con los cuales se desea hacer el diseo, se deduce la lgica combinatoria necesaria para generar la secuencia de estados.Los circuitos secuenciales se pueden analizar y disear siguiendo un procedimiento claramente definido que consiste en los siguientes pasos:1. Asignacin de estados2. Construccin del diagrama de transicin3. Elaboracin de la tabla de estados4. Obtencin de ecuaciones o funciones lgicas5. Realizacin de circuitos lgicosANLISIS DE CIRCUITOS SECUENCIALES ASINCRNICOSEl anlisis de Circuitos Asincrnicos es similar al anlisis de los circuitos sincrnicos, sin embargo estos circuitos requieren un tratamiento particular, debido a que no existen pulsos de reloj, como referencia de tiempo para controlar los cambios de estado.En los Circuitos Secuenciales Asincrnicos las variables de entrada actan directamente sobre el sistema, es decir que un cambio en tales variables produce un cambio sobre el estado interno. Los Circuitos Secuenciales Asincrnicos se clasifican dependiendo del tipo de entradas o del cambio en el tiempo de las estas, en dos grupos: los Circuitos Asincrnicos en Modo Fundamental y los Circuitos Asincrnicos en Modo Pulso.CIRCUITOS ASINCRONICOS ACTIVADOS POR NIVEL (MODO FUNDAMENTAL)Los circuitos asincrnicos operando de esta forma fueron los primeros que se implementaron en los inicios del anlisis de los sistemas secuenciales en Electrnica Digital y se encuentran constituidos por un sistema combinacional, donde algunas de sus salidas se unen a las entradas formando lazos de realimentacin. En la figura 6 se observa un diagrama de bloques descriptivo de este tipo de sistemas secuenciales.</p> <p>Figura 6. Diagrama de bloques de un Circuito Asincrnico Activado por NivelVeamos la descripcin y caractersticas de es...</p>